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2026-07-19
2026-06-02 0
美国科研团队突破性实现三层硅电路垂直堆叠，为突破摩尔定律瓶颈开辟全新路径。这项创新技术有望显著提升芯片算力密度。
伊利诺伊大学曹庆教授团队采用全新思路，不再局限于二维平面微缩，而是通过低温叠加单晶硅薄膜实现三维集成。这一突破性成果解决了传统工艺面临的物理极限问题。
过去六十年来，摩尔定律依赖晶体管尺寸持续缩小，但当前工艺已接近硅材料固有属性极限。曹庆指出，现代晶体管面临的根本障碍已非工艺意愿，而是受限于量子力学规律。
三维集成技术被视为提升计算密度的关键方向。与传统平面布局相比，垂直堆叠不仅能增加晶体管数量，还能缩短互连路径。目前业界采用的HBM和3D V-Cache技术仍存在互连密度限制。
曹庆团队采用独特的"单片式三维集成"方案，直接在基底上构建多层有源硅器件。传统高温工艺会损坏既有结构，而新材料器件又难以兼顾性能。该团队创新性地使用单晶硅纳米膜，在200℃以下完成转移和加工。
10纳米厚的硅纳米膜具有柔性优势，能紧密贴合下层电路表面。这种特性不仅简化工艺流程，还降低了量产难度。研究团队还采用"无结晶体管"设计，通过预先掺杂硅膜解决高温工艺难题。
实验结果显示，三层堆叠晶体管的性能与传统器件相当，良率高达98%-100%。基于该技术，团队已成功实现三维逻辑电路和SRAM单元原型。垂直集成架构使SRAM单元面积大幅缩减，同时提升通信效率。
这项技术最显著的优势在于量产可行性。目前展示的三层结构已具备工业级良率和一致性，理论上可扩展更多层。研究团队正着手将该工艺导入代工体系，为后摩尔时代芯片发展提供新方案。
这项突破性研究标志着三维芯片技术迈入新阶段，其可扩展性和量产潜力将为半导体产业带来革命性变革，持续推动计算性能提升。
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